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Catégorie :Category: Cours et Formulaires TI-89/92+/Voyage200
Auteur Author: optemp1985@gmail.com
Type : Texte
Page(s) : 1
Taille Size: 1.25 Ko KB
Mis en ligne Uploaded: 16/08/2025 - 06:45:03
Uploadeur Uploader: optemp1985@gmail.com (Profil)
Téléchargements Downloads: 0
Visibilité Visibility: Archive publique
Shortlink : https://tipla.net/a4823255
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Description
Fichier Hibview/uView fait sur TI-Planet.org.
Compatible TI-89/92+/Voyage200
Requiert l'intallation d'un kernel/shell compatible et du programme Hibview/uView qui convient.
<<
REDUCCIÓN DE LA PENALIZACIÓN POR FALLO UTILIZANDO
CACHES MULTINIVEL
Muchos microprocesadores se apoyan en un nivel adicional de cache. Este segundo nivel de
cache se encuentra en el mismo chip y se accede cuando se produce un fallo en la cache
principal.
EJEMPLO
Suponga que tenemos un procesador con un CPI base de 1.0, e imagine que todas las
referencias aciertan en la cache principal y que la frecuencia de reloj es de 4 GHz. Tome
un tiempo de acceso a la memoria principal de 100 ns, incluido todo el manejo de fallos.
Suponga que la frecuencia de fallos por instrucción en la cache principal es del 2%.
¿Cuánto más rápido será el procesador si añadiéramos una cache secundaria que tiene un
tiempo de acceso de 5 ns tanto para un acierto como para un fallo, y es lo
suficientemente largo como para reducir la frecuencia de fallos de la memoria principal a
0.5%?
SOLUCIÓN
1
1
1
1
1
ns
T =
=
=
=
=
= 0.25
f
4 GHz
4 × 109Hz
4 × 109 ciclos
seg
× 10−9 seg
ns
4 ciclos
ns
ciclo
100 ns
PenalizaciónAcceso memoria principal=
= 400 ciclos de reloj
0.25 ns
ciclos de reloj
Ing. Miguel Aguilar Arquitectura de Computadores
>>
Compatible TI-89/92+/Voyage200
Requiert l'intallation d'un kernel/shell compatible et du programme Hibview/uView qui convient.
<<
REDUCCIÓN DE LA PENALIZACIÓN POR FALLO UTILIZANDO
CACHES MULTINIVEL
Muchos microprocesadores se apoyan en un nivel adicional de cache. Este segundo nivel de
cache se encuentra en el mismo chip y se accede cuando se produce un fallo en la cache
principal.
EJEMPLO
Suponga que tenemos un procesador con un CPI base de 1.0, e imagine que todas las
referencias aciertan en la cache principal y que la frecuencia de reloj es de 4 GHz. Tome
un tiempo de acceso a la memoria principal de 100 ns, incluido todo el manejo de fallos.
Suponga que la frecuencia de fallos por instrucción en la cache principal es del 2%.
¿Cuánto más rápido será el procesador si añadiéramos una cache secundaria que tiene un
tiempo de acceso de 5 ns tanto para un acierto como para un fallo, y es lo
suficientemente largo como para reducir la frecuencia de fallos de la memoria principal a
0.5%?
SOLUCIÓN
1
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1
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ns
T =
=
=
=
=
= 0.25
f
4 GHz
4 × 109Hz
4 × 109 ciclos
seg
× 10−9 seg
ns
4 ciclos
ns
ciclo
100 ns
PenalizaciónAcceso memoria principal=
= 400 ciclos de reloj
0.25 ns
ciclos de reloj
Ing. Miguel Aguilar Arquitectura de Computadores
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